怎么让plc输出逻辑电平输出的电平能接ttl电路吗？

一、怎么让plc输出逻辑电平输出的电平能接ttl电路吗？

可以使用PLC内部定时器T、计数器C相配合输出各种可调的高低电平。但是你要注意的是标准TTL电路输入的高电平最大是3.4V，但是一般PLC晶体管输出都是24V的。所以你必须在PLC输出端串2000欧姆左右的电阻。

二、逻辑电平原理？

逻辑电平是指一种可以产生信号的状态，通常由信号与地线之间的电位差来体现。逻辑电平的浮动范围由逻辑家族中不同器件的特性所决定。

三、简单的逻辑门电路，判断各门电路输出是什么状态(高电平？

ttl门电路的输入端悬空时相当于高电平输入输入端接有电阻时其电阻阻值大于1.4k时该端也相当于高电平电阻值小于0.8k时该端才是低电平。而cmos逻辑门电路输入端不管是接大电阻还是接小电阻该端都相当于低电平即地电位。按照这个原则判断很清晰了

四、简单的逻辑门电路判断各门电路输出是什么状态（高电平？

1. 接电阻的输入端，要同时看接的是高电平还是低电平及电阻的大小。 如果接的是高电平，无论接的电阻多大都可以看作是接高电平。

如果接的是低电平，那么当接的电阻小于1K时，可以看作是接的低电平，例Y2的第二根脚。

当接的电阻大于10K时，那么可以看作是接的是高电平，例Y4，Y6的第二根脚。

当接的电阻在1K~10K之间时，无法判断，一般不能这么接。

2. 第一幅图的第一个，是一个普通的与非门，输出端只有两种状态，高或低。第三根线是悬空，要看作是高电平。

3. 多个OC门并联，当其中一个为低电平时，输出端为低电平，当所有的OC门都为高电平时，输出端为高电平。

另Y5和Y6均为低有效三态门，而三态脚接的又是高电平，所以无论是什么输入状态，输出端应为高阻态。

五、逻辑电平变换的原则？

1、常逻辑电平间的转换方法：

(1)  晶体管+上拉电阻法　　就是一个双极型三极管或 MOSFET，C/D极接一个上拉电阻到正电源，输入电平很灵活，输出电平大致就是正电源电平。

(2)  OC/OD 器件+上拉电阻法　　跟第一种方法类似。适用于器件输出刚好为 OC/OD （集电极开路漏极开路的场合。

(3)  74xHCT系列芯片升压 (3.3V→5V)　　凡是输入与 5V TTL 电平兼容的 5V CMOS 器件都可以用作 3.3V→5V 电平转换。——这是由于 3.3V CMOS 的电平刚好和5V TTL电平兼容（巧合），而 CMOS 的输出电平总是接近电源电平的。

　　廉价的选择如 74xHCT(HCT/AHCT/VHCT/AHCT1G/VHCT1G/...) 系列 (那个字母 T 就表示 TTL 兼容)。

(4)  超限输入降压法 (5V→3.3V, 3.3V→1.8V, ...)　　凡是允许输入电平超过电源的逻辑器件，都可以用作降低电平。

　　这里的"超限"是指超过电源，许多较古老的器件都不允许输入电压超过电源，但越来越多的新器件取消了这个限制 (改变了输入级保护电路)。

　　例如，74AHC/VHC 系列芯片，其手册中明确注明"输入电压范围为0~5.5V"，如果采用 3.3V 供电，就可以实现 5V→3.3V 电平转换。

(5)  专用电平转换芯片　　最著名的就是 164245，不仅可以用作升压/降压，而且允许两边电源不同步。这是最通用的电平转换方案，但是也是很昂贵的 (我前不久买还是￥45/片，虽是零售，也贵的吓人)，因此若非必要，最好不要用这种方案。

(6)  电阻分压法最简单的降低电平的方法。5V电平，经1.6k+3.3k电阻分压，就是3.3V。

(7) 限流电阻法　　如果嫌上面的两个电阻太多，有时还可以只串联一个限流电阻。某些芯片虽然原则上不允许输入电平超过电源，但只要串联一个限流电阻，保证输入保护电流不超过极限(如 74HC 系列为 20mA)，仍然是安全的。

(8)  无为而无不为法　　只要掌握了电平兼容的规律。某些场合，根本就不需要特别的转换。例如，电路中用到了某种 5V 逻辑器件，其输入是 3.3V 电平，只要在选择器件时选择输入为 TTL 兼容的，就不需要任何转换，这相当于隐含适用了方法3)。

(9)  比较器法　　算是凑数，有人提出用这个而已，还有什么运放法就太恶搞了。 

2. 电平转换的"五要素"

(1) 电平兼容　　解决电平转换问题，最根本的就是要解决逻辑器件接口的电平兼容问题。而电平兼容原则就两条：

VOH > VIH

VOL < VIL

再简单不过了！当然，考虑抗干扰能力，还必须有一定的噪声容限：

|VOH-VIH| > VN+

|VOL-VIL| > VN-

其中，VN+和VN-表示正负噪声容限。只要掌握这个原则，熟悉各类器件的输入输出特性，可以很自然地找到合理方案，如前面的方案(3)(4)都是正确利用器件输入特性的例子。

(2) 电源次序　　多电源系统必须注意的问题。某些器件不允许输入电平超过电源，如果没有电源时就加上输入，很可能损坏芯片。这种场合性能最好的办法可能就是方案(5)——164245。如果速度允许，方案(1)(7)也可以考虑。

(3) 速度/频率　　某些转换方式影响工作速度，所以必须注意。像方案(1)(2)(6)(7)，由于电阻的存在，通过电阻给负载电容充电，必然会影响信号跳沿速度。为了提高速度，就必须减小电阻，这又会造成功耗上升。这种场合方案(3)(4)是比较理想的。

(4) 输出驱动能力　　如果需要一定的电流驱动能力，方案(1)(2)(6)(7)就都成问题了。这一条跟上一条其实是一致的，因为速度问题的关键就是对负载电容的充电能力。(5) 路数　　某些方案元器件较多，或者布线不方便，路数多了就成问题了。例如总线地址和数据的转换，显然应该用方案(3)(4)，采用总线缓冲器芯片(245,541,16245...)，或者用方案(5)。

(6) 成本&供货　　前面说的164245就存在这个问题。"五要素"冒出第6个，因为这是非技术因素，而且太根本了，以至于可以忽略。

六、逻辑电平开关是什么？

就是可以使输出得到高低电平的开关。

常见的逻辑电平：

单端：TTL、CMOS、LVTTL、LVCMOS、GTL、BTL、ETL、GTLP、SSTL2-I、SSTL2-II、SSTL3-I、SSTL3-II、HSTL-I、HSTL-II、HSTL-III、HSTL-IV、HSUL_12、POD12、POD10等；

差分：ECL、PECL、LVPECL、LVDS、BLVDS、LP-LVDS、CML、DIFF_HSTL、DIFF_SSTL、DIFF_HSUL、TMDS、PPDS、RSDS等。

TTL逻辑输出形式包括集电极开路输出（OC）、三态门输出（TSL）、复合管（达林顿管）和图腾柱输出。

开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时OC、OD门需要接阻值合适的上拉电阻，OE门需要接阻值合适的下拉电阻。

七、数字电路中逻辑电平的高低是怎样规定的？

在数字电路中，般规定低电平为0~0.25V，高电平为3.5~5V。低电平表示0，高电平表示1。 但是也有特殊情况，在移动设备中，电池的电压会随使用时间的的推移而降低，如果规定高电平最低为3.5V的话可能设备的使用时间会大大降低，此时规定的高电平电压会低一点，最低会有1.7V左右。 高电平、低电平是相对的。涉及各电路的“门坎”，高电平和低电平有时是一小范围；有时是电源电压的一半左右为中间量，数字电路高低电平接近正负电源值；

八、74HC系列集成电路采用什么逻辑电平标准？

74LS系列集成电路采用（TTL）逻辑电平标准，74HC系列集成电路采用（CMOS）逻辑电平标准。

TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑”1”，0v等价于逻辑”0”，这被称做TTL（晶体管-晶体管逻辑电平）信号系统，这是计算机处理器控制的设备内部各部分之间通信的标准技术。

九、电平选择电路原理？

反推法!(假设二极管导通后正向压降为0，但实际是0.7V，这里为了分析方便，把二极管当开关，即开和关）

十、电平转换电路原理？

1、当SDA1输出高电平时：MOS管Q1的Vgs = 0，MOS管关闭，SDA2被电阻R3上拉到5V。

　　2、当SDA1输出低电平时：MOS管Q1的Vgs = 3.3V，大于导通电压，MOS管导通，SDA2通过MOS管被拉到低电平。

　　3、当SDA2输出高电平时：MOS管Q1的Vgs不变，MOS维持关闭状态，SDA1被电阻R2上拉到3.3V。

　　4、当SDA2输出低电平时：MOS管不导通，但是它有体二极管！MOS管里的体二极管把SDA1拉低到低电平，此时Vgs约等于3.3V，MOS管导通，进一步拉低了SDA1的电压